XJTAG® DFT Assistant für Altium Designer®

Analyse der Test-Coverage für Schematischer Aufbau

Der XJTAG DFT Assistent ist eine kostenfreie, einfach zu bedienende Extention, die es Ihnen erlaubt, die Testbarkeit Ihrer Leiterplatten während des Designprozesses zu beurteilen und zu verbessern.

Die Software-Erweiterung, die von XJTAG® speziell zur Unterstützung des Designs und der Verifikation von Boundary Scan Chains* entwickelt wurde, automatisiert einen Prozess, der sonst manuell durchgeführt werden müsste. Hervorzuheben ist außerdem die Anleitung, die die Extension bei der Behebung solcher Designprobleme bietet, die das Funktionieren des Boundary Scans vereiteln könnten.

Der XJTAG DFT Assistent unterstützt auch den Entwicklungsingenieur mit best practices-Hinweisen zu ‚Design For Test’.

* Die Extension setzt keine speziellen Kenntnisse der Ingenieur über Boundary Scan-Testverfahren voraus.

Vollständiges Produktblatt Installations- und Benutzerhandbuch

Spezifikationen

  • In Altium Designer als Extension integriert ohne Zusatzkosten enthalten
  • Einfaches Aufsetzen der Leiterplatte für eine JTAG DFT-Analyse
  • Automatischer Netzlisten-Import aus Altium Designer
  • Enthält JTAG Access Viewer zur Anzeige der testbaren Netze im Schaltplan
  • Analyse der XJTAG Chain Checker Ergebnisse mit Fehler-/Warning Report
  • Bietet drei Arten von Fehlern: Falsche Verbindung, Falsche Terminierung und Compliance-Warnungen
  • Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt
  • Kategorisieren von logischen und passiven Bauteilen, um die Scan Chain zu maximieren
  • Export von Projekten zur Entwicklung der Fertigungstests (mit XJDeveloper)

XJTAG Chain Checker

Nach nur vier einfachen Schritten kann der XJTAG Chain Checker in der OrCAD App die Netzliste analysieren und eine routbare Scan Chain generieren. Diese spezielle DFT-Funktion prüft auch, ob alle TAP Signale richtig terminiert sind.

Der Chain Checker identifiziert potentielle Fehler und Warnungen für JTAG chains.

Dabei werden auch falsche Kontaktierungen der JTAG Test Access Point (TAP) entgegen der BSDL-Dateien einer JTAG kompatiblen Komponente erkannt. Falsche Terminierungen werden als Warnungen ausgegeben und bei Compliance Pins wird erkannt, wenn sie fälschlicherweise nicht (floating) oder falsch auf High oder Low terminiert wurden.

XJTAG Access Viewer

Ein wichtiges Feature des DFT Assistant ist seine Fähigkeit zum Analysieren der Netze in einem Schaltplan und zum Aufdecken potenzieller Fehler in der bzw. den Boundary Scan Chain(s).

Die Extension erkennt über den gesamten Schaltplan, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann die folgenden Kategorien sehen von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan. Schnell lässt sich erkennen, wo die Test-Coverage unzureichend ist und noch nachgearbeitet werden muss.

Diese Live-Visualisierung des Boundary-Scan-Zugriffs auf ein Board lässt sich nutzen, um das ‚Design For Test’ zu verbessern und die Machbarkeit der In-System-Programmierung sicherzustellen, lange bevor das Design in die Layoutphase geht oder an die Fertigung übergeben wird. Steht Boundary Scan bereits während des Prototypings zur Verfügung, kann dies außerdem die Produktentwicklung spürbar beschleunigen.

XJTAG DFT Assistant - JTAG Access Viewer

Der Umfang des per JTAG möglichen Zugangs hängt ausschließlich vom Design ab. Ist jedes JTAG-fähige Bauelement auf dem Board direkt an die Scan Chain angeschlossen und ist diese Chain korrekt terminiert, so sind alle diese Bauelemente mitsamt den von ihnen ausgehenden Netzen zugänglich. Mit einem Prüfsystem wie dem XJDeveloper von XJTAG lässt sich dieser Zugang darüber hinaus auf Funktionstests an nicht JTAG-fähigen Bausteinen ausdehnen, ebenso wie auf die In-System-Programmierung von nichtflüchtigen oder eingebetteten Speichern und von FPGAs/CPLDs.

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