Kostenlose ‚Design For Test’ (DFT) App
Das neue XJTAG® DFT-Assistent für OrCAD® Capture-Software Plugin ermöglicht Ingenieuren das Erkennen und Beheben von möglichen JTAG-Testbarkeitsproblemen bereits früh in der Entwurfsphase. Weil viele IC-Pakete unzugänglich für physische Tests sind, kann eine Nichtbeachtung dieser Chips während der Testphase in Board Re-spins und kostspieligen Projektverzögerungen resultieren.
XJTAG DFT-Assistent hilft Ihnen, die korrekte Umsetzung der Boundary Scan Chains* zu validieren, sowie die Erfüllung der bestmöglichen “Design for Test”- Optionen. Darüber hinaus kann JTAG Compliance auch eine ganze Reihe weiterer Vorteile für Ihr Board bringen, z.B. das schnellere Debuggen von Prototypen und Geräteprogrammierungen sowie schnellere und kostengünstigere Fertigungstests.
* Die App setzt keine speziellen Kenntnisse der Entwickler über Boundary Scan-Testverfahren voraus.
XJTAG Chain Checker
Nach nur vier einfachen Schritten kann der XJTAG Chain Checker in der OrCAD App die Netzliste analysieren und eine routbare Scan Chain generieren. Diese spezielle DFT-Funktion prüft auch, ob alle TAP-Signale richtig terminiert sind.
Der Chain Checker identifiziert potentielle Fehler und Warnungen für JTAG chains.
Dabei werden auch falsche Kontaktierungen der JTAG Test Access Points (TAPs) entgegen der BSDL-Dateien einer JTAG kompatiblen Komponente erkannt. Falsche Terminierungen werden als Warnungen ausgegeben und bei den Compliance Pins wird erkannt, wenn sie fälschlicherweise auf High oder Low terminiert oder potentialfrei gelassen wurden.
XJTAG Access Viewer
Die XJTAG DFT-Assistant App erkennt auf dem gesamten Schaltplan, welche Signale für einen JTAG-Test zugänglich sind. Die Ergebnisse warden dabei als farblich eingefärbte Netze im Schaltplan angezeigt. Der Anwender kann wahlweise zwischen folgenden Kategorien von Netzen wählen: Lesen, Schreiben, Stromversorgung/Masse und Netze ohne JTAG-Zugriff im Schaltplan.
Die Test-Coverage ist übersichtlich dargestellt und auch das Ein- und Ausblenden im Schaltplan kann übersichtlich dokumentiert werden. Schnell lässt sich erkennen, wo die Test-Coverage unzureichend ist und an welcher Stelle noch nachgearbeitet werden muss.
Spezifikationen
- In OrCAD Capture (ab V17.2) als App integriert (ohne Zusatzkosten)
- Einfaches Aufsetzen der Leiterplatte für eine JTAG DFT-Analyse
- Automatischer Netzlisten-Import aus OrCAD Capture
- Enthält JTAG Access Viewer zur Anzeige der testbaren Netze im Schaltplan
- Analyse der XJTAG Chain Checker Ergebnisse mit Fehler-/Warning Report
- Bietet drei Arten von Fehlern: Falsche Verbindung, Falsche Terminierung und Compliance-Warnungen
- Die Ergebnisse werden als farblich eingefärbte Netze im Schaltplan angezeigt
- Kategorisieren von logischen und passiven Bauteilen, um die Scan Chain zu maximieren
- Export von Projekten zur Entwicklung der Fertigungstests (mit XJDeveloper)
auch für andere EDA-Tools verfügbar
