XJTAG DFT Assistant для OrCAD Capture

Бесплатный ‘Design For Test’ (DFT) плагин

Использование возможностей технологии пограничного сканирования (JTAG Boundary Scan) в JTAG-совместимых микросхемах даёт много преимуществ при отладке прототипа и/или при тестировании печатных плат на производстве.

XJTAG® DFT Assistant для OrCAD® Capture выполняет проверки корректности JTAG цепи непосредственно в проекте. Означает возможность для разработчиков находить и исправлять потенциальные проблемы в JTAG цепях непосредственно в схеме, до начала проектирования топологии, что экономит время и стоимость проектирования.

XJTAG DFT Assistant for OrCAD Capture: Chain Check Results

XJTAG Chain Checker

Получить максимальные преимущества от технологии пограничного сканирования (Boundary Scan), реализованной в большинстве современных микросхем, таких так микропроцессоры, микроконтроллеры, сигнальные процессоры, ПЛИС и так далее, можно только если JTAG це́пи подключены и согласованы правильно.

Модуль Chain Checker анализирует нетлист и находит “полные” цепи сканирования. При этом находятся ошибки и потенциальные ошибки (предупреждения) в JTAG цепях, включая:

  • Ошибки подключения, когда один из сигнальных контактов интерфейса JTAG Test Access Point (TAP) подключён к неправильному контакту JTAG-совместимой микросхемы.
  • Предупреждения по согласованиям, если какой-либо TAP сигнал не согласован должным образом
  • Ошибки по согласованиям, если неправильно расставлены подтягивающие резисторы и/или остались “висящие” цепи.

XJTAG Access Viewer

Дополнение XJTAG DFT Assistant находит микросхемы без поддержки JTAG, которые тем не менее можно протестировать через JTAG. Эту информацию можно при помощи XJTAG Access Viewer наложить непосредственно на схему, что позволяет в процессе проектирования схемы сразу видеть, какие компоненты могут быть протестированы.

Такая визуализация тестового покрытия позволяет оценить влияние производимых изменений на тестируемость платы, наблюдать увеличение тестового покрытия при внедрении новых цепей.

XJTAG DFT Assistant for OrCAD Capture: JTAG Access Viewer

Возможности

  • Анализ DFT непосредственно в Cadence® OrCAD Capture (версия 17.2 и выше)
  • Устранение ошибок на этапе проектирования схемы, до разводки платы
  • Автоматический импорт нетлиста из Cadence OrCAD Capture
  • JTAG Access Viewer — визуальная индикация доступных для тестирования цепей непосредственно в схемотехническом редакторе
  • JTAG Chain Checker — анализ правильности формирования JTAG цепей и вывод найденных ошибок
  • Три категории ошибок: ошибки при подключении (connection), ошибки в согласованной нагрузке (termination) и ошибки в согласовании подтягивающими резисторами (compliance)
  • Отображение тестируемых цепей определёнными цветами
  • Помощник в классификации JTAG-несовместимых компонентов
  • Экспорт результатов в XJDeveloper, среду подготовки проекта тестирования прототипа и/или на производстве

 

Хотели бы попробовать? Запросить демо-комплект

computer

Посмотрите систему XJTAG в действии.

Наши эксперты будут рады продемонстрировать как система XJTAG может помочь Вам найти причины неисправности Вашей платы и покажут как подготовить тест быстро, чтобы в дальнейшем экономить много времени на исправлении неисправностей.

Запрос демо-комплекта

contact us icon

Есть вопросы? Свяжитесь с нами.

Будем рады ответить на все вопросы.
Отправьте нам сообщение и один из наших технических специалистов свяжется с Вами в ближайшее время.

Отправить сообщение

workstation

Бесплатный демо-образец.

Полнофункциональный демонстрационный комплект может быть предоставлен бесплатно сроком на 30 дней (с возвратом), при этом Ваш первый проект может быть подготовлен или полностью нами или с нашей помощью.

Начать процесс получения демо

Присоединяйтесь к числу успешных компаний,
использующих систему пограничного сканирования XJTAG