米ケイデンス・デザイン・システムズ、OrCAD Capture向けXJTAG DFT Assistantを発表

ケイデンス・デザイン・システムズ社(本社:米国カリフォルニア州サンノゼ市、以下、ケイデンス)は、11月8日(米国現地時間)、OrCAD® Captureが、回路図入力およびプリント基板設計システムのDesign For Test(DFT)及びデバッグ機能を大幅に向上する利便性の高いインターフェイスであるXJTAG® DFT Assistantを統合し、強化されたことを発表しました。

バウンダリスキャンのハードウェア、およびソフトウェアツールを供給するXJTAG社によって開発されたXJTAG DFT Assistantによって、PCB製造前の設計段階でJTAG不具合を検出し修正することができるようになり、設計のリスピンやプロジェクトの遅延を回避することが可能になります。詳細な情報は、www.orcad.com/xjtag-orcadをご覧ください。

ケイデンス・コメント:
Kishore Karnane(Product management director, PCB Group):
「PCBは、ますます高密度実装されるようになってきており、Ball Grid Array(BGA)など、パッケージ下のピンにアクセスすることは実質的に不可能です。バウンダリスキャンにより、JTAGを介してPCB上に統合された各コンポーネントに電気的にアクセスすることはできますが、JTAGスキャンチェーン自体のあらゆる問題を早期に修正することも必要不可欠です。XJTAG DFT Assistantによって、回路図入力中にJTAGスキャンチェーンが正しく接続され、終端されているかどうかを設計プロセスの早期に判断することができるようになります。」

XJTAG DFT Assistantは2つの主要な要素、XJTAG Chain CheckerおよびXJTAG Access Viewerにより構成されています。XJTAG Chain Checkerは、誤って接続あるいは終端されているTest Access Port(TAP)など、JTAGスキャンチェーンの不具合を特定し、開発者に報告します。XJTAG Access Viewerは、回路図上にバウンダリスキャンアクセスの範囲を表示し、設計者はどのコンポーネントがバウンダリスキャンを用いてアクセス可能なのか、さらにテスト範囲をどこまで広げられるのか即座に確認することができます。

また、Read, Write, Power/GroundおよびJTAGアクセスがないネットなどを個別に回路図上でハイライトすることも可能です。

ed electronic design ag社コメント:
Urs Allemann氏(director of design services):
「我々は、最小限のテストポイントでテスト範囲をどのように最大化するか、設計段階の早期に判断する必要があります。そのために回路図入力の段階でどのJTAGが利用可能なのかを見分けることが不可欠です。OrCAD Captureに組み込まれたXJTAG DFT Assistantによって、設計の進捗に応じてテスト範囲を見分けることが容易になりました。我々は、この機能によって、PCBの製造前にテスト構造を最適化できるようになります。」

現在製造中の最初の試作品においては、XJTAG DFT Assistantを用いてOrCAD CaptureからXJTAGプロジェクトの途中経過をXJTAG開発ソフトウェアに出力し、さらなるテストを追加することができます。また試作品製造後には、ハードウェア上でのテストも可能になります。

XJTAG DFT Assistantソフトウェアは、OrCAD Capture 17.2-2016 QIR 2に無償で付属されます。バージョン17.2、あるいはそれ以降のユーザーはソフトウェアをwww.xjtag.com/orcadからダウンロードすることが可能です。

この件に関する問い合わせ先:

イノテック株式会社 ICソリューション本部 OrCAD推進室
Tel: 045-474-3410 (平日 9:00~17:30)
orcad@innotech.co.jp

© 2016 Cadence Design Systems, Inc. All rights reserved worldwide. CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。その他記載されている製品名および会社名は各社の商標または登録商標です。

関連リンク:日本ケイデンス・デザイン・システムズ社 ホームページ

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