テスト容易化設計(DFT)ガイドライン

はじめに

以下 DFTガイドラインは、XJTAG を用いて基板のテスト容易性を向上させるための提案です。これらガイドラインは、ルールと言ったわけでは有りません。得られる効果は、他の要素(機能性、デバイスのコスト、基板面積など)と合わせて考慮させるべきでしょう。

この資料の内容を理解する為には、IEEE standard 1149.1-1990、1993、1994 に対する多少の理解・ 知識が必要です。この資料を通して、1149.1 は、 IEEE 1149.1 (JTAG) Boundary Scan standard のこ とを意味しています。

1149.1 準拠のデバイスを指定し、採用する

XJTAG を用いて準拠していないデバイスのテストもできますが、可能な限りは1149.1 準拠のデバイ スを選択することで、より高いテストのカバレッジを得ることができます。基板上に1149.1 準拠のデ バイスが多ければ多いほど、より多くのノードが全面的に実行され、テストされるようになります。

1149.1 準拠のデバイス用 BSDL ファイルを確認する

1149.1 準拠には、BSDL ファイル(Boundary Scan Description Language)が必要です。これには、準拠 しているデバイスごとのインターフェイスが記述されています。このファイルが入手可能であること (通常は、デバイスメーカのWeb サイトから入手可能)、そしてこのファイルが検証済みであること を確認しましょう。(XJTAG 開発システムには、BSDL のシンタックス・チェック機能といった、欠 かすことのできない機能が搭載されています)

1149.1 チェインが正しく設計され、配線されていることを確認

基盤の設計に、必要となる1149.1 TAP 信号が含まれていること、正しく配線されていること、を確認 しましょう。望ましくは、TAP 信号は他のアクティブな信号から離すこと、GND や電源信号から切り 離すこと。そうすることで、TAP 信号上のショートが容易に検出できるようになります。適切なTAP コネクタを用意して、必要となる信号線にアクセスできるようにすること。そして重要なのは、シス テムのディフォルトのパワーアップ・モードで、1149.1 準拠デバイスのチェインに電源を供給し、準 拠したモードに入るようにすることです。

 

Ensure JTAG chains are correctly designed and laid out

全TAP 信号に正しい終端を

ボードに入力されるTCK は、68 Ω のシリーズ抵抗と100 pF のキャパシターを、グランドに対してシ リーズに用いて、終端される必要があります。TDI,TMS は、電源ラインに対して10 kΩ の抵抗でプルア ップします。TDO には、電源ラインに対して10 kΩ の抵抗でプルして、22 Ω のシリーズ抵抗をチェイン の最終デバイスの近くに配置します。またフローティング(入力が不安定になること)を防ぐ為に、 nTRST ラインにプルダウン10 kΩ抵抗追加されることをお勧めします。(この値は次の要素に注意し て選択。ドライバーの強さ。および、nTRST に対する1149.1 準拠デバイスから提供されるプルアッ プの強さ)。

Use correct termination for all TAP signals

同期型デバイスのクロックを制御可能にする

同期型デバイスは、クロックの制御ができるならXJTAG でテスト可能です。例えば、FPGA に接続さ れるSDRAM は、そのSDRAMクロックが1149.1 に準拠するデバイスから制御できる場合にのみテス トが可能です。フリーランニングなクロックがSDRAMに直接繋がっている場合は、XJTAG のテスト ベクタは。クロックに対してリアルタイムに同期できません。

CPLD やFPGA などの1149.1 に準拠し たデバイスを、そのクロックソースとSDRAM のクロックの、バッファの間に介することで、下図の 様にテストのカバレッジを最大限に拡張できるでしょう。

Clock to synchronous devices

ウォッチドッグ動作に対する考察

ウォッチドッグがある場合、テスト中はディスエーブルされるようにしましょう。(望ましくは 1149.1 の制御ピンで。あるいは、link を用いて)ウォッチドックのイベントがテスト実行中に発生す ると、想定できない結果が起こりえます。望ましくは、ウォッチドッグはXJTAG を介してのみディス エーブルされることです。ソフトウエアで実現させる場合に、そのソフトの不具合でディスエーブル させてしまうことを避けるためです。もしくは、タイムアウトの時間を十分に長く取って、テスト実 行中にイベントが発生しないようにすることです。

Download the full DFT Guidelines eBook

Further points covered:

  • TAP信号間のスキューを低く抑える
  • TAP信号に対するバッファ
  • 1149.1 準拠したデバイスのスペア・ピンを使用する
  • 1149.1 準拠デバイスのI/Oピンを使いこなす
  • 1149.1 準拠デバイスがオプションで搭載されない場合のバイパス
  • 1149.1 チェインに追加ボードとそれに対する設定を用意
  • ASICを設計、あるいは採用する場合に1149.1を忘れずに
  • ボードの動作に影響を与えるような制御信号にアクセスできること
  • プログラマブルなデバイスに 1149.1 からアクセスできること
  • ドライバーデバイスの出力イネーブルピンと方向制御ピンを接続
  • クラスタを1149.1に準拠するデバイスで包囲する
  • I/Oインターフェイスを設計する
  • 単一パネル上の複数基板への考察
  • 不揮発性ストレージを構成情報に利用
  • アナログ回路のテスト
  • プログラマブルデバイスのI/Oを用いる場合の注意点
  • インテリジェントなデバイス、XJTAGの機能をフルに活用する
  • 用語集

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