Wskazówki Design-For-Testability (DFT)

Projektowanie płytek drukowanych – wskazówki dla projektantów

Wstęp

Poniższy rozdział zawiera pewne wskazówki, dla projektantów płytek drukowanych, dotyczących poprawienia testowalności płytek drukowanych z wykorzystaniem systemu XJTAG. Poniższe zalecenia nie powinny stanowić sztywnych i twardych wskazań ale powinny być traktowane jako sugestie. Projektowanie dla poprawienia testowalności nie powinno być jedynym wyznacznikiem w tworzeniu produktu ale stanowić jako jeden z pozostałych warunków, które są brane pod uwagę podczas projektowania. Są to: funkcjonalność, koszty elementów, wielkość płytki oraz poziom skomplikowania.

Wykorzystanie układów JTAG

System XJTAG umożliwia testowanie układów typu non-JTAG, ale pomimo tej możliwości, najlepiej jest wykorzystywać układy typu JTAG, gdzie tylko jest to możliwe. Im większa ilość zastosowanych układów JTAG, tym większa ilość węzłów sieci JTAG znajduję się na płytce. Wówczas obszar testowania płytki zwiększa się a czas potrzebny na przygotowanie procedury testowej znacznie się skraca.

Sprawdzanie plików BSDL dla układów JTAG

Układy JTAG wymagają plików BSDL (Boundary Scan Description Language) i powinny być dostępne dla każdego układu JTAG. Pliki te zawierają opis struktury łańcucha JTAG Boundary Scan. Należy wcześniej się upewnić się czy pliki BSDL są dostępne, najczęściej na stronie producenta oraz czy plik BSDL jest aktualny i zgodny ze standardem. Składnia oraz poprawność pliku BSDL jest sprawdzana przez system XJTAG.

Upewnić się czy łańcuch JTAG jest poprawnie zaprojektowany i wyprowadzony na zewnątrz

Należy się upewnić czy wszystkie układy JTAG mają poprawnie wyprowadzone sygnały z wewnętrznego kontrolera TAP. Preferuję się aby sygnały JTAG poprowadzone zostały z dala od innych aktywnych sygnałów oraz odseparowane za pomocą linii zasilających (VCC lub GND). Należy również stosować odpowiednio dopasowane (standardowe) konektory aby umożliwić łatwy dostęp do sygnałów JTAG.

Ensure JTAG chains are correctly designed and laid out

Odpowiednie zakończenie sygnałów JTAG

Sygnał TCK powinien być zakończony rezystorem 68 Ω podpiętym szeregowo oraz zwarty do masy kondensatorem 100 pF. Sygnały TDI oraz TMS powinny być podciągnięte do linii zasilających za pomocą rezystora 10 kΩ. Sygnał TDO również podciąga się do zasilania rezystorem 10 kΩ oraz dodatkowo podłącza się szeregowo rezystory 22 Ω przy wyprowadzeniu z ostatniego układu w łańcuchu. Również linia nTRST wymaga podpięcia do masy rezystorem aby zapobiec wejściowym upływom. Wartość rezystora powinna być indywidualnie dobrana.

Use correct termination for all TAP signals

Testowanie układów synchronicznych

Układy synchroniczne, również mogą być testowane przez system XJTAG, pod warunkiem, że możliwa jest kontrola nad sygnałem zegarowym. Na przykład: pamięć SDRAM podłączona do układu FPGA może być testowana w momencie kiedy sygnał zegarowy będzie kontrolowany przez układ JTAG. Jeżeli natomiast pamięć SDRAM będzie taktowana samodzielnym zegarem, wówczas XJTAG nie będzie mógł synchronizować wektory testujące wysyłane do SDRAM w czasie rzeczywistym.

Jeżeli możliwe jest aktywowanie łańcucha boundary scan w układzie CPLD lub FPGA, który będzie sterował pamięcią SDRAM, należy samodzielny sygnał zegarowy poprowadzić przez ten układ sterujący. Dodatkowo można zastosować bufor.

Clock to synchronous devices

Uwaga na Watchdog’a

Jeżeli projekt zawiera watchdog, należy upewnić się że układ ten może być wyłączony podczas przeprowadzania testów. Watchdog’a można wyłączyć wykorzystując obejście sygnałów watchdog’a. Drugie rozwiązanie to sterowanie układem watchdog za pomocą JTAG’a. Nieokreślone skutki mogą się pojawić gdy układ watchdog’a wyśle sygnały resetujące podczas testów. Alternatywnym rozwiązaniem jest upewnienie się, że czas programowy watchdog’a jest dłuższy od czasu przeprowadzenia testów.

Pobierz kompletny eBook (za darmo)

Further points covered:

  • Zabezpieczenie przez niebezpieczeństwem wystąpienia przesłuchu pomiędzy liniami JTAG
  • Buforowanie sygnałów TAP
  • Zapasowe wyprowadzenia pinów układów JTAG
  • W pełni wykorzystać wyprowadzenia I/O układów JTAG
  • Obejście układu opcjonalnego
  • Dodatkowa opcjonalna płyta zewnętrzna
  • Układy typu ASIC
  • Dostęp do programowalnych układów
  • Pogrupowane układy logiczne
  • Testowanie układów peryferyjnych I/O
  • Testowanie wielu płyt jednocześnie
  • Układy analogowe
  • Ostrożnie z układami peryferyjnymi podłączonymi do układów programowalnych
  • Wykorzystanie nieulotnej pamięci do przechowywania konfiguracji
  • Wykorzystać w pełni inteligentne układy na płytce oraz zaawansowane właściwości XJTAG
  • Słownik skrótów

Want to be the first to know of new eBooks and JTAG Resources?

Find out how XJTAG can help you test your PCB faster
From Prototype To Manufacture